奥鹏电子科技大学《数字逻辑设计及应用》期末考试

奥鹏教育在线考核期末考试

电子科技大学《数字逻辑设计及应用》20春期末考试

EPROM是指（）
A:随机读写存储器
B:只读存储器
C:可擦可编程只读存储器
D:电可擦可编程只读存储器
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下面各个组成部分，对于一个时序逻辑来说，不可缺少的是（）
A:mealy型输出
B:输入
C:moore型输出
D:存储单元
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n级触发器构成的环形计数器，其有效循环的状态数为（）
A:n个
B:2n个
C:2n-1个
D:2n个
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脉冲异步时序逻辑电路的输入信号可以是（）
A:模拟信号
B:电平信号
C:脉冲信号
D:以上都不正确
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组合逻辑电路输出与输入的关系可用（）描述
A:真值表
B:状态表
C:状态图
D:以上均不正确
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一块十六选一的数据选择器，其数据输入端有（??? ??）个
A:16
B:8
C:4
D:2
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数字系统中，采用（）可以将减法运算转化为加法运算
A:原码
B:补码
C:Gray码
D:以上都不正确
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四变量A，B，C，D构成的最小项是（）。
A:A
B:AB
C:ABC
D:ABCD
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移位寄存器T1194工作在并行数据输入方式时，MAMB取值为（）
A:00
B:01
C:10
D:11
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三个变量A, B, C一共可以构成（）个最小项
A:8
B:6
C:4
D:2
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用ROM实现四位二进制码到四位循环码的转换，要求存储器的容量为（）。
A:8
B:16
C:32
D:64
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下列哪个不是基本的逻辑关系（）。
A:与
B:或
C:非
D:与非
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下列逻辑门中，（）不属于通用逻辑门
A:与非门
B:或非门
C:或门
D:与或非门
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一块数据选择器有三个地址输入端，则它的数据输入端应有（）。
A:3
B:6
C:8
D:1
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实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（）
A:状态数目更多
B:状态数目更少
C:触发器更多
D:触发器一定更少
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74LS160十进制计数器它含有的触发器的个数是（）
A:1个
B:2个
C:4个
D:6个
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电平异步时序逻辑电路不允许两个或两个以上输入信号（）
A:同时为0
B:同时为1
C:同时改变
D:同时出现
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八路数据选择器应有（）个选择控制器
A:2
B:3
C:6
D:8
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实现两个4位二进制数相乘的组合电路，其输入输出端个数应为（）
A:4入4出
B:8入8出
C:8入4出
D:8入5出
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下列电路中，是组合电路的是（）。
A:串行数据检测器
B:数据选择器
C:环形计数器
D:移位寄存器
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下列触发器中，没法约束条件的是（）
A:时钟触发器
B:基本触发器
C:主从触发器
D:以上均不能约束
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组合型PLA是由（）构成
A:与门阵列和或门阵列
B:一个计数器
C:一个或阵列
D:一个寄存器
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一个T触发器，在T=1时，来一个时钟脉冲后，则触发器( )。
A:保持原态
B:置0
C:置1
D:翻转
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脉冲异步时序逻辑电路中的存储元件可以采用（）
A:时钟控制RS触发器
B:D触发器
C:基本RS触发器
D:以上都可以
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若干个具有三态输出的电路输出端接到一点工作时，必须保证（）
A:任何时候最多只能有一个电路处于三态，其余应处于工作态。
B:任何时候最多只能有一个电路处于工作态，其余应处于三态。
C:任何时候至少要有两个或三个以上电路处于工作态。
D:以上说法都不正确。
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欲对全班53个同学以二进制代码编码表示，最少需要二进制的位数是( 奥鹏教育在线考核期末考试 )
A:5
B:6
C:10
D:53
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PROM、PLA、和PAL三种可编程器件中，（）是不能编程的
A:PROM的或门阵列
B:PAL的与门阵列
C:PLA的与门阵列和或门阵列
D:PROM的与门阵列
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下列说法中，（）不是逻辑函数的表示方法。
A:真值表和逻辑表达式
B:卡诺图和逻辑图
C:波形图和状态图
D:逻辑图
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TTL电路使用的电源电压VCC＝（）。
A:0.2V
B:0.8V
C:3.6V
D:5V
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完全确定原始状态表中的五个状态A、B、C、D、E，若有等效对A和B，B和D，C和E，则最简状态表中只含（）个状态
A:2
B:3
C:1
D:4
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进行逻辑设计时，采用PLD器件比采用通用逻辑器件更加灵活方便。（）
A:对
B:错
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门电路带同类门数量的多少称为门的扇出数。（）
A:对
B:错
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同步时序逻辑电路中的存储元件可以是任意类型的触发器。（）
A:对
B:错
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最大等效类是指含状态数目最多的等效类。（）
A:对
B:错
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电平异步时序逻辑电路中各反馈回路之间的竞争是由于状态编码引起的。（）
A:对
B:错
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等效状态和相容状态均具有传递性。（）
A:对
B:错
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一个不完全确定原始状态表的各最大相容类之间可能存在相同状态。（）
A:对
B:错
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对时钟控制触发器而言，时钟脉冲确定触发器状态何时转换，输入信号确定触发器状态如何转换。（）
A:对
B:错
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如果一个时序逻辑电路中的存储元件受统一时钟信号控制，则属于同步时序逻辑电路。（）
A:对
B:错
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并行加法器采用超前进位的目的是简化电路结构。（）
A:对
B:错
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