电子科技大学《EDA技术》在线作业三

奥鹏电子科技大学平时在线作业

18秋《EDA技术》在线作业3-0001

下面哪种语句不是并行语句
A:wait语句
B:process语句
C:块语句
D:生成语句
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VHDL程序基本结构包括
A:实体、子程序、配置
B:实体、结构体、配置、函数
C:结构体、状态机、程序包和库
D:实体、结构体、程序包和库
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仿真是对电路设计的一种（ ）检测方法。
A:直接的
B:间接的
C:同步的
D:异步的
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常用的硬件描述语言有
A:VHDL、Verilog、c语言
B:ABEL、c＋＋
C:VHDL、Verilog、ABEL
D:汇编语言、ABEL、VHDL
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在VHDL中，用语句( )表示检测clock的上升沿。
A:clock'EVENT
B:clock'EVENT AND clock='1'
C:Clok='0'
D:clock'EVENT AND clock='0'
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VHDL常用奥鹏电子科技大学平时在线作业的库是
A:IEEE
B:STD
C:WORK
D:PACKAGE
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一般把EDA技术的发展分为CAD、CAE和（ ）三个阶段。
A:CAM
B:EDA
C:CASE
D:CAN
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根据VHDL语法规则，下面哪个标识符是非法的标识符
A:not—Ack
B:constant
C:FFT_1024_1
D:state0
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VHDL常用的库是（ ）标准库。
A:IEEE
B:STD
C:WORK
D:PACKAGE
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下列关于变量的说法正确的是
A:变量是一个局部量，它只能在进程和子程序中使用。
B:变量的赋值不是立即发生的。
C:在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D:变量赋值的一般表达式为：目标变量名= 表达式。
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Altera公司开发的开发软件为
A:Foundation
B:ispDesignEXPERT
C:MaxplusⅡ
D:ISE
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在VHDL语言编写的程序中，注释使用（ ）符号。
A://
B:–
C:;
D:__
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VHDL文本编辑中编译时出现如下的报错信息Error: VHDL syntax error: signal declaration must have ‘；’，but found begin instead. 其错误原因是（ ）。
A:信号声明缺少分号。
B:错将设计文件存入了根目录，并将其设定成工程。
C:设计文件的文件名与实体名不一致。
D:程序中缺少关键词。
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在VHDL中，可以用( )表示数据或地址总线的名称。
A:下标名
B:段名
C:总线名
D:字符串
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VHDL的语言要素包括以下几类
A:数据对象、数据类型、操作数、操作符
B:数据对象、结构体、操作数、操作符
C:实体、数据类型、操作数、操作符
D:数据对象、配置、操作数、重载操作符
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一个完整结构的结构体由哪两个基本层次组出
A:数据说明和进程
B:结构体说明和结构体功能描述
C:顺序描述语句和并行执行语句
D:结构体例化和结构体赋值
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一个完整的VHDL程序，至少应包括三个基本组成部分是
A:实体、子程序、配置
B:实体、结构体、配置、函数
C:结构体、状态机、程序包和库
D:实体、结构体、程序包和库
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下列关于信号的说法正确的是
A:信号是一个局部量，它只能在进程和子程序中使用。
B:信号的赋值不是立即发生的。
C:在进程的敏感信号表中，既可以使用信号，也可以使用变量。
D:信号赋值的一般表达式为：目标信号名：= 表达式。
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请指出Altera Cyclone系列中的EP1C6Q240C8这个器件是属于（ ）。
A:ROM
B:CPLD
C:FPGA
D:GAL
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EDA设计流程包括( )、设计输入、设计处理和器件编程四个步骤。
A:设计准备
B:总体设计
C:详细设计
D:设计数据
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